Perkembangan Teknologi Wafer IC (65nm)
Beberapa Produsen IC logic sekarang sudah mulai merilis informasi mengenai Teknologi 65nm, yang mereka harapkan akan dapat diproduksi pada tahun 2005.
Intel dan Texas Instrumen malah sudah merilis deskripsi devais dasar dan process technology yang akan mereka gunakan.
Intel mengatakan telah mengembangkan material dan teknik untuk teknologi 65ini seperti pemakaian nickel silicide, strained silicon dan low-k dielectric untuk interkoneksi. Teknik baru lainnya sedang dalam proses investigasi, seperti yang sudah diumumkan beberapa waktu sebelumnya, high-k gate dielectric dan trigate transistor structure.
Pada teknologi 65nm, Intel mengandalkan NiSi untuk membuat low-resistance cap pada gate dan Source Drain, yang merupakan pengembangan dari teknologi uniaxial strained silicon pada teknologi 90nm sehingga performan bisa meningkat sampai dengan 30% dibandingkan dengan yang non-strain.
Menurut Max Bohr, Senior Intel fellow dan director of process architecture and integration, teknologi 65nm dengan enhanced strain meningkatkan drive current sampai dengan 10-50%, perbaikan yang bisa mengurangi leakage sampai dengan 4X current rate atau dengan kata lain, memperbaiki kinerja CPU.
Transisi dari teknologi 90nm ke teknologi 65nm relatif lebih mudah dari pada transisi dari teknologi 130nm ke 90nm, ini karena ada material dari 90nm yang masih digunakan di 65nm.
Sebagai tambahan, Intel sudah mengurangi konsumsi daya aktif IC (Chip active power) dengan mereduksi kapasitan I gate sampai dengan 20% dengan panjang gate yang lebih kecil dan mereduksi ketebalan constan gate oxide, yang juga dapat membantu mengurangi peningkatan gate leakage.
Bohr mengatakan, dengan kombinasi arus Drive yang lebih Tinggi dan Kapasitansi Gate yang lebih rendah akan menghasilkan sekitar 1,4 X switching frequency.
Intel juga mengenalkan sleep transistor untuk membantu mengurangi konsumsi daya. Transistor ini menghentikan leakage pada blok yang tidak aktif dalam Chip sehingga mengurangi konsumsi daya pada larik/array yang tidak digunakan. Dengan Sleep Transistor Intel telah berhasil mengurangi leakage pada SRAM sampai 3X dari sebelumnya.
Selain itu, Intel juga sudah menambahkan metal layer, sehingga menjadi total 8 layer, untuk memperbaiki density dan performan. Performan dari Interkoneksi dan Reduksi konsumsi daya juga dilakukan dengan penggunaan low-k dielectric dan ~0.7Xline-length scalling.
Sementara intu Texas Instrument (TI) mengumumkan detail dari teknologi 65nm nya di bulan Maret, dikatakan, teknologi tsb mempunyai fungsional Test array memori SRAM sebesar 4MB dan merencanakan meluncurkan produk untuk nir-kabel (wireless) pada Quarter 1 2005.
Menurut Hans Stroks , CTO, Texas Instrument, teknologi 65nm-nya menaikkan kinerja Transistor sampai dengan 40% dan dapat mereduksi leakage power dari transistor yang idle sampai dengan 1000 faktor sementara mengintegrasikan ratusan ribu transistor yang mendukung fungsi digital dan analog dalam konfigurasi System-on-a-Chip (SoC).
Teknologi CMOS 65nm dapat melipatgandakan density/kepadatan dibanding dengan teknologi 90nm sebelumnya.
Teknologi 65nm TI menggunakan integrasi interkoneksi tembaga 11 layer dengan low-k dielectric, organo-silicate glass (OSG), yang mempunyai k=2.8, OSG ini sudah diperkenalkan TI pada waktu mengenalkan teknologi 90nm setelah kualifikasi produksi pertama dari teknologi 130nm.
(Sumber : Semiconductor International)
[Desember 2004]